Verilog
シミュレーション結果が出るところまでは動いたのでまとめでも... 半加算器とテストベンチをverilogで書いてiverilogに食わせる。 #半加算器 ha.v module ha(a,b,s,c); input a,b; output s,c; assign s=a^c; assign c=a&b; endmodule#半加算器haのテストベ…
MacPortsの代わりに流行っているというhomebrewでicarus-verilogをインストールしようと思ったけど、エラーがでて無理だった。 どうやらLionでは無理らしい。 という事でソースファイルを下記からダウンロード。 http://sourceforge.net/projects/iverilog/f…
Verilog-Perlなるものが存在するらしい．
